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标题: 用irun来仿真systemVerilog [打印本页]

作者: 在无忧 时间: 2020-3-9 20:53
标题: 用irun来仿真systemVerilog
文章简介：刚开始学习systemverilog，写了一个断言的小例子，但是用iru

刚开始学习systemverilog，写了一个断言的小例子，但是用irun来仿真systemVerilog时报错了！说用systemVerilog写的module不能被instance！该怎么办呢？求各位大神指点呀！

作者: 彩虹网 时间: 2020-3-9 20:53
你在哪里inst了？

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