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标题: 这段verilog代码好奇怪 [打印本页]

作者: 彩虹网 时间: 2020-4-7 18:55
标题: 这段verilog代码好奇怪




task CFG

input a;

input b;

reg c;

integer i;

@(posedge cclk);

if(!FCS_B)

  begin

   D=0;

  end

endtask


复制代码这个cclk那行的最后如果加上个分号；编译的时候就会报错，如果去掉就编译通过，求大神指点这是为什么

作者: 开心青年 时间: 2020-4-7 18:55
加分号就是在那一直等cclk的上升沿，这样就挡住了你后面的endtask.
如果需要这么用的话，你应该吧这段内容放到initial begin...end 或者always begin..end里面。

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