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标题: 写DUT寄存器的时候，如何让UVM中ral不更期望值？ [打印本页]

作者: 普通 时间: 2020-4-7 18:56
标题: 写DUT寄存器的时候，如何让UVM中ral不更期望值？
文章简介：DUT中的寄存器中，当某个寄存器A的值被写“1”之后，所有寄存器后面都不

DUT中的寄存器中，当某个寄存器A的值被写“1”之后，所有寄存器后面都不能再写入任何值了。在case中我用write指令对寄存器进行操作的时候，当A被写入“1”之后，再对其它寄存器进行写操作(写8'haa,原值为8’h55)，發现确实是不能寫入(保持原值8’h55），但是ral中的期望值被更新了（更新为8'haa）。我不想让期望值更新，怎么办？

请问大神们，如何让ral中某个寄存器的值被写“1”之后，所有寄存器的期望值固定不变了？

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