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楼主

发表于 2020-4-7 18:52:11 | 只看该作者回帖奖励

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文章简介：刚开始学习systemverilog，写了一个断言的小例子，但是用iru

刚开始学習systemverilog，写了一个断言的小例子，但是用irun来仿真systemVerilog时報错了！说用systemVerilog写的module不能被instance！该怎么办呢？求各位大神指点呀！

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沙发

楼主| 发表于 2020-4-7 18:52:16 | 只看该作者

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